三星宣布即将推出其下一代2.5D封装技术，以提高逻辑器件之间的通信效率

韩国半导体巨头三星宣布，即将推出其下一代2.5D封装技术I-Cube4。该技术提高了逻辑器件与存储器之间的通信效率，集成了一个逻辑芯片和四个高带宽存储器(HBM)。

此外，该技术在保持性能的前提下，使Interposer比纸张更薄，厚度仅为100m，从而节省芯片空间。

加拿大电气工程专家阿德里安吉本斯(Adrian Gibbons)详细解释了I-Cube4。

首先，对高性能计算的需求不断提高，封装设计的难度也在增加

在过去的几年里，高性能计算(HPC)领域的需求一直在稳步增长，而ML(机器学习)在5G边缘的应用更是增加了这种需求。

在过去的几年里，2.5D和3D芯片堆栈正逐渐取代3D NAND等器件中传统的IC封装设计。

阿德里安表示，与传统封装技术相比，2.5D封装技术有三个关键优势，即更低的占地面积效率、出色的散热管理和更快的运行速度。

目前，在超级计算和数据中心领域，CPU和GPU内核数量不断增加，热管理难度也不断增加。

三星新推出的I-Cube4封装技术包括4个hbms和1个逻辑芯片，通过异构集成提高了逻辑和内存之间的访问速度和能效，可应用于高性能计算、AI、5G、云等应用。

第二，三星控制夹层厚度，减少互连

中间层是多个芯片模块或电路板传输电信号的管道，也是插座或连接器之间的电信号接口。

一般来说，随着芯片复杂度的增加，硅下的夹层会越来越厚，但I-Cube4的夹层厚度只有100m，提高了产品性能。

阿德里安表示，I-Cube4的2.5D封装技术减少了空间占用和功耗，使互连更小，加强了产品的热管理。

此外，HBM通道电信号的完整性也是一个关键参数。通过将参考眼罩应用于电信号的眼罩，可以确定实际电路的传输质量，这是评估信号完整性的最佳方法之一。

因此，三星研究人员使用这种方法来比较两种不同的层拓扑结构以评估最佳性能，并且还比较了两种不同结构下的迹线宽度和迹线之间的距离。

三星研究人员通过研究发现，两种结构在3m处的性能差不多，是它们走线间最小距离的三倍，遵循的布线原理叫做3W。这是因为在PCB设计中，走线之间会有干扰，所以走线之间的距离要足够大。当线中心距不小于3倍线宽时，70%的电场可以保持互不干扰。这种接线规律叫做3W原理。

最后，三星还为I-Cube4开发了无模结构，通过预筛选测试找出了制造过程中的不良品，有效提高了良品率。此外，这还减少了包装步骤，节约了成本，缩短了周转时间。

三、寄生参数或影响其产品性能

但阿德里安提到，为了获得高计算性能，I-Cube4需要尽量靠近逻辑芯片的HBM，这也造成了寄生参数。

虽然寄生参数一般出现在PCB的设计中，主要原因是电路板和器件本身引入的电阻、电容、电感相互干扰，但这个问题也会出现在晶圆级。这些寄生参数会影响产品的性能，使其无法达到设计值。

另外，太薄的夹层容易弯曲或倾斜。三星官网显示，三星研究人员通过选择合适的中间层材料和厚度解决了这个问题。

三星代工厂营销战略高级副总裁康梦洙认为，I-Cube4的开发对三星的客户非常重要。他说：“随着高性能计算的爆炸性增长，提供一个具有异构集成技术的整体封装解决方案非常重要。I-Cube4提高了芯片的整体性能和能效。”

结论：1-立方氮化硼可以提高其铸造强度

封装技术作为芯片制造的最后一道工序，不仅可以防止空气中的杂质腐蚀芯片电路，还可以作为芯片与外部电路之间的桥梁，直接影响芯片的散热性能。

一方面，内存带宽低，内存与逻辑芯片之间存在“内存墙”；另一方面，高性能处理器的结构越来越复杂，生产效率低。

为了解决这些问题，TSMC、英特尔、三星等芯片巨头都在加快封装技术的部署。三星I-cubes 4的推出，意味着其封装技术又有了新的进展，可以提高芯片成品率，降低三星代工业务的封装成本，或者会提升其代工业务整体的竞争力。